休暇、リフレッシュ休暇、育児休業、介護休業他 ［応募資格］ 学歴不問 ＜応募資格/応募条件＞ ■必須条件 ・FPGA開発（VHDL／Verilog）やマイコン制御経験 ※迷う方は一度ご応募ください。 ■歓迎条件 ・高速信号・ノイ...

回路設計および検証業務をご担当いただきます。FPGA・ASIC開発フローに沿い、RTLレベルでの設計・検証を中心とした純粋な設計技術業務に携わっていただくポジションです。 ■業務詳細： VerilogまたはVHDLを用いた論理回路の記述・修正、設計...資格］ ＜最終学歴＞大学院、大学、短期大学、専修・各種学校、高等専門学校、高等学校卒以上 ＜応募資格/応募条件＞ ■必須条件： ・VerilogまたはVHDLを用いた論理回路設計経験 ・RTL設計・検証を含む論理回路設計の実務経験 ・FPGA...

技術職（電気、電子、機械） 掲載予定期間：2026/5/28(木)〜2026/8/26(水) 【熊本】電気回路設計／ATE統括／FPGA開発（VHDL／Verilog）／年収1000万円超も可能 ～上流工程90％／プラ...

技術職（電気、電子、機械） 掲載予定期間：2026/5/28(木)〜2026/8/26(水) 【東京／府中市】Verilog／VHDL・ASIC開発◆LSI論理設計・検証◆研修・福利厚生充実◆ 【定年65歳／エン...を中心とした純粋な設計技術業務に携わっていただくポジションです。 ■業務詳細： VerilogまたはVHDLを用いた論理回路の記述・修正、設計内容に基づくシミュレーションおよび検証対応、試験・テスト業務などを担当します。また、設計仕様書の作成や改版対応を通じて、設計品質の維持・向上...

喫煙対策】 屋内・敷地内禁煙（屋外に喫煙場所設置） 【応募資格】 大卒(理工系)もしくは同等であること。 なお、設計職の経験が3年以上あれば学歴不問。 VHDL/VerilogーHDL設計経験 FPGA(XILINX/INTEL)設計...

） ■使用ツール／言語： ◇Verilog、VHDL、SystemVerilog ◇Vivado、Quartus、Synopsys、Cadence、Mentor ◇UVM、JTAG、Oscillo、LA これらのツールを駆使して、最先...

） ■使用ツール／言語： ◇Verilog、VHDL、SystemVerilog ◇Vivado、Quartus、Synopsys、Cadence、Mentor ◇UVM、JTAG、Oscillo、LA これらのツールを駆使して、最先...

） ■使用ツール／言語： ◇Verilog、VHDL、SystemVerilog ◇Vivado、Quartus、Synopsys、Cadence、Mentor ◇UVM、JTAG、Oscillo、LA これらのツールを駆使して、最先...

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ュレーション、回路合成 ■主な環境/使用技術 ・Unix（Linux）、Windows、C言語、Vivado、DDR回路、Verilog／VHDL ■備考： ・長期継続予定案件となります。 ■配属部署： ・八王子支店 ■研修...定着率98%/正社員雇用/豊富なプロジェクト、学べる制度、安心の待遇～ ■仕事内容： ・イメージセンサーの論理設計、論理検証 ・LCDドライバの製造設計 ■業務内容： ・回路図設計、回路シミュレーション、verilogシミ...

） ■使用ツール／言語： ◇Verilog、VHDL、SystemVerilog ◇Vivado、Quartus、Synopsys、Cadence、Mentor ◇UVM、JTAG、Oscillo、LA これらのツールを駆使して、最先...

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だからこそ一気通貫で案件に携われます！～ ■業務概要： プロセッサ搭載の制御ボードをはじめとして各種バスシステムなどのボード設計及び開発を行い、数量にかかわらず試作品から量産まで生産にも対応しています。FPGA開発に関してはVerilog-HDL(またはVHDL)で開発を行い、最終...

） ■使用ツール／言語： ◇Verilog、VHDL、SystemVerilog ◇Vivado、Quartus、Synopsys、Cadence、Mentor ◇UVM、JTAG、Oscillo、LA これらのツールを駆使して、最先...

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