【東京/府中市】Verilog/VHDL・ASIC開発◆LSI論理設計・検証◆研修・福利厚生充実◆【エージェントサービス求人】【正社員】【人材派遣・人材紹介】【第二新卒・既卒者可】【年間休日120日以上】【資格取得支援】【完全週休2日制】【社宅・寮・住宅補助あり】【東京都】
回路設計および検証業務をご担当いただきます。FPGA・ASIC開発フローに沿い、RTLレベルでの設計・検証を中心とした純粋な設計技術業務に携わっていただくポジションです。 ■業務詳細: VerilogまたはVHDLを用いた論理回路の記述・修正、設計...資格] <最終学歴>大学院、大学、短期大学、専修・各種学校、高等専門学校、高等学校卒以上 <応募資格/応募条件> ■必須条件: ・VerilogまたはVHDLを用いた論理回路設計経験 ・RTL設計・検証を含む論理回路設計の実務経験 ・FPGA...
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