DFT(compier,tetramax,vcs, *利用言語:Verilog・VHDL,tcl, *使用OS・アプリ:Linuz/Windows, [勤務地(住所)] 神奈川県厚木市 [待遇・福利厚生] 給与 月額 30万円...
⚡ 4000000 - 6000000 per year ⚡ Thu, 02 Jul 2026 07:49:03 GMT
DFT(compier,tetramax,vcs, *利用言語:Verilog・VHDL,tcl, *使用OS・アプリ:Linuz/Windows, [勤務地(住所)] 神奈川県厚木市 大阪市北区 福岡市早良区 [待遇・福利...
⚡ 4000000 - 6000000 per year ⚡ Thu, 02 Jul 2026 07:46:44 GMT
で活躍中の先輩技術者が育成専任担当としてあなたをサポートします。実際の案件を通して、回路設計の基礎から実践的なノウハウまで圧倒的なスピード感で成長していけます。 クライアントでも手を焼く案件を解決に導いてきた先輩たちがあなたの成長をしっかりと支えます。 ◆開発環境: 言語/VHDL、Verilog...
⚡ ⚡ Thu, 02 Jul 2026 07:35:46 GMT
プリ・バックエンド設計 *EDAツール Mentor社 Tessent Synopsys社 DFT *利用言語:Verilog・VHDL *使用OS・アプリ:Linuz/Windows, [勤務地(住所)] 東京都港区浜松町2−7...
⚡ 4000000 - 6000000 per year ⚡ Thu, 02 Jul 2026 07:35:09 GMT
週休二日(土日) 祝日、年末年始休暇、年次有給休暇、特別休暇制度 [応募資格] 【必須要件】 ■以下いずれか、もしくは合算で経験3年以上 ・HWとSWを統合したシステムの要件定義、設計経験 ・ロジック回路設計検証(Verilogもし...くはVHDL) ・アナログ回路設計検証 【歓迎要件】 ・リーダー経験 ・セキュリティ・システム設計経験、セキュリティ実装経験 ・セキュリティ評価経験経験 ・暗号の基礎知識...
⚡ 4000000 - 8000000 per year ⚡ Thu, 02 Jul 2026 07:19:33 GMT
⚡ 4000000 - 6000000 per year ⚡ Thu, 02 Jul 2026 07:10:34 GMT
⚡ 4000000 - 6000000 per year ⚡ Thu, 02 Jul 2026 07:08:36 GMT
ル使用経験: SystemVerilog/Verilog-HDL/VHDL SVA/PSL/UVM Xcelium/VCS/JasperGold/Spyglass DesignCompiler/Formality/Vivado OrCAD/CR5000 開発...
⚡ ⚡ Thu, 02 Jul 2026 07:01:24 GMT
保険) [休日・休暇] ■休日休暇 完全週休2日制(土日)、年末年始休暇、夏期休暇、有給休暇、年間休日125日以上 [応募資格] ■応募資格 必要経験:半導体(FPGA,LSI、SOC)デジタル回路の設計経験。Verilog、VHDL 歓迎...
⚡ 4000000 - 6000000 per year ⚡ Thu, 02 Jul 2026 07:00:48 GMT
の案件を通して、回路設計の基礎から実践的なノウハウまで圧倒的なスピード感で成長していけます。 クライアントでも手を焼く案件を解決に導いてきた先輩たちがあなたの成長をしっかりと支えます。 ◆開発環境: 言語/VHDL、Verilog-HDL ※上記...
⚡ ⚡ Thu, 02 Jul 2026 03:02:14 GMT
/Verilog-HDL/VHDL SVA/PSL/UVM Xcelium/VCS/JasperGold/Spyglass DesignCompiler/Formality/Vivado OrCAD/CR5000 開発環境経験:Linux、測定...
⚡ ⚡ Sun, 28 Jun 2026 07:11:51 GMT
ック回路設計経験 ■歓迎条件: ・RTL設計(Verilog,VHDL等)経験、EDAツール(DesignCompiler,PrimeTime等)の使用経験、フラッシュメモリの知見...
⚡ ⚡ Tue, 23 Jun 2026 07:39:01 GMT
テム設計または製品全体設計の経験 ・FPGA設計経験(Verilog/VHDL) ■歓迎条件: ・5名以上のチームマネジメント経験 ・製品開発のQCD管理(品質・コスト・納期)経験 ・デジタル電源(DigitalPower)開発経験 ・FPGA設計フローの標準化・改善経験...
⚡ ⚡ Tue, 23 Jun 2026 07:10:26 GMT
学校、高等専門学校、高等学校卒以上 <応募資格/応募条件> ■必須条件: ・ロジック回路設計経験 ■歓迎条件: ・RTL設計(Verilog,VHDL等)経験、EDAツール(DesignCompiler,PrimeTime等)の使用経験...
⚡ ⚡ Tue, 23 Jun 2026 07:01:17 GMT
ステム開発 ・FA向け産業機器の高速通信制御、画像処理システム開発 ・車載機器のADAS向け画像認識、制御システム開発 など ■開発環境: 開発言語:Verilog-HDL、VHDL、system-Verilog、system-C、OpenCL...
⚡ ⚡ Sun, 21 Jun 2026 01:20:31 GMT
ジメントの向上に更なるチャレンジを求める方を歓迎しますので、 ご興味のある方は是非ともご応募ください。 <下記応募資格/応募条件記載以外で、活かせる経験は以下の通りです。> ツール使用経験: SystemVerilog/Verilog-HDL/VHDL SVA/PSL/UVM Xcelium...
⚡ ⚡ Sat, 20 Jun 2026 23:13:09 GMT
チパネルGUIのシステム開発 ・FA向け産業機器の高速通信制御、画像処理システム開発 ・車載機器のADAS向け画像認識、制御システム開発 など ■開発環境: 開発言語:Verilog-HDL、VHDL、system-Verilog...
⚡ ⚡ Sat, 20 Jun 2026 07:42:01 GMT
⚡ ⚡ Sat, 20 Jun 2026 07:10:28 GMT
、Intel等)を用いたRTL設計業務 ・Verilog/VHDLによる回路設計、シミュレーション、検証 ・FPGAボード設計/テストのサポート ・ハードウェアとソフトウェアのインターフェース設計 ・パフォーマンスチューニング、最適...
⚡ ⚡ Thu, 18 Jun 2026 05:48:02 GMT
タル回路設計経験(FPGA(Verilog、VHDL))、アナログ回路設計経験(マイコン周辺回路、シリアル通信回路(RS232C、Ethernet)、OPAMP演算回路:増幅、フィルタ、コンパレータ)) ■歓迎条件: ・MIL規格(電磁適合性 など)を使用した設計経験...
⚡ ⚡ Tue, 16 Jun 2026 07:29:31 GMT
ハードウェア(半導体)ロジック回路・設計開発エンジニア【正社員】【ソフトウェア・情報処理】【急募求人】【神奈川県】
DFT(compier,tetramax,vcs, *利用言語:Verilog・VHDL,tcl, *使用OS・アプリ:Linuz/Windows, [勤務地(住所)] 神奈川県厚木市 [待遇・福利厚生] 給与 月額 30万円...
⚡ 4000000 - 6000000 per year ⚡ Thu, 02 Jul 2026 07:49:03 GMT