Ingénieur Conception d'IP - digital design engineer
de blocs complexes en VHDL / Verilog / SystemVerilog (Datapaths DSP, pipelines haut débit, FSM). Implémentation FPGA.... Expérience : Minimum 3 ans d'expérience confirmée sur la suite Xilinx Vivado. Hard Skills : Maîtrise parfaite du VHDL/Verilog...
Ingénieur en électronique - SPATIAL (H/F)
et modélisation des architectures FPGA (VHDL, Verilog, SystemVerilog) Simulation, validation et intégration des designs numériques...
Alten ⚡ ⚡ Sat, 21 Mar 2026 23:59:22 GMT